Shireesh Anjal <******@****.***> 1718906103 +0530

Shireesh Anjal <******@****.***> 1715671556 +0530

	VWSUBWV		V1, V2, V4, V3			// ERROR "invalid vector mask register"
	VWSUBWX		X10, V2, V4, V3			// ERROR "invalid vector mask register"
	VWCVTXXV	V2, V1, V3			// ERROR "invalid vector mask register"
	VWCVTUXXV	V2, V1, V3			// ERROR "invalid vector mask register"
	VZEXTVF2	V2, V3, V4			// ERROR "invalid vector mask register"
	VSEXTVF2	V2, V3, V4			// ERROR "invalid vector mask register"

	VLSE32V		(X10), X11, V0, V3		// 8761b508
	VLSE64V		(X10), X11, V3			// 8771b50a
	VLSE64V		(X10), X11, V0, V3		// 8771b508
	VSSE8V		V3, X11, (X10)			// a701b50a
	VSSE8V		V3, X11, V0, (X10)		// a701b508
	VSSE16V		V3, X11, (X10)			// a751b50a
	VSSE16V		V3, X11, V0, (X10)		// a751b508
	VSSE32V		V3, X11, (X10)			// a761b50a
	VSSE32V		V3, X11, V0, (X10)		// a761b508
	VSSE64V		V3, X11, (X10)			// a771b50a

	VWSUBWV		X10, V2, V3			// ERROR "expected vector register in vs1 position"
	VWSUBWX		V1, V2, V3			// ERROR "expected integer register in rs1 position"
	VWCVTXXV	X10, V3				// ERROR "expected vector register in vs2 position"
	VWCVTUXXV	X10, V3				// ERROR "expected vector register in vs2 position"
	VZEXTVF2	V2, V0, V3, V4			// ERROR "expected no register in rs3"

	VDIVESD V1, V2, V3                      // 106113cb
	VDIVESQ V1, V2, V3                      // 1061130b
	VDIVESW V1, V2, V3                      // 1061138b
	VDIVEUD V1, V2, V3                      // 106112cb
	VDIVEUQ V1, V2, V3                      // 1061120b
	VDIVEUW V1, V2, V3                      // 1061128b
	VDIVSD V1, V2, V3                       // 106111cb

	VSLLB		V1, V2, V3	// 4304e870
	VSLLH		V1, V2, V3	// 4384e870
	VSLLW		V1, V2, V3	// 4304e970
	VSLLV		V1, V2, V3	// 4384e970
	VSRLB		V1, V2, V3	// 4304ea70
	VSRLH		V1, V2, V3	// 4384ea70
	VSRLW		V1, V2, V3	// 4304eb70
	VSRLV		V1, V2, V3	// 4384eb70
	VSRAB		V1, V2, V3	// 4304ec70
	VSRAH		V1, V2, V3	// 4384ec70
	VSRAW		V1, V2, V3	// 4304ed70
	VSRAV		V1, V2, V3	// 4384ed70
	VROTRB		V1, V2, V3	// 4304ee70

	VADDUHM V1, V2, V3              // 10611040
	VADDUWM V1, V2, V3              // 10611080
	VADDUDM V1, V2, V3              // 106110c0
	VADDUQM V1, V2, V3              // 10611100
	VADDCUQ V1, V2, V3              // 10611140
	VADDCUW V1, V2, V3              // 10611180
	VADDUBS V1, V2, V3              // 10611200
	VADDUHS V1, V2, V3              // 10611240
	VADDUWS V1, V2, V3              // 10611280

    assertTrue(multimap().putAll(k0(), newArrayList(v3(), v4())::iterator));
    assertGet(k0(), v0(), v3(), v4());
  }

  @CollectionSize.Require(absent = ZERO)
  @MapFeature.Require(SUPPORTS_PUT)
  public void testPutAllNonEmptyCollectionOnPresentKey() {
    assertTrue(multimap().putAll(k0(), newArrayList(v3(), v4())));
    assertGet(k0(), v0(), v3(), v4());
  }

  @MapFeature.Require(SUPPORTS_PUT)

        v3(),
        getMap()
            .merge(
                getKeyForNullValue(),
                v3(),
                (oldV, newV) -> {
                  throw new AssertionFailedError(
                      "Should not call merge function if key was mapped to null");
                }));
    expectReplacement(entry(getKeyForNullValue(), v3()));
  }